Многоразрядный сумматор функциональная схема

многоразрядный сумматор функциональная схема
Попробуем «заставить» работать в качестве электронного ключа уже знакомые нам логические элементы. После того как сформируется результат на выходах всех одноразрядных сумматоров, он запоминается в параллельном регистре. Полный двоичный одноразрядный сумматор изображается на схемах как показано на рисунке 9. Рисунок 9 Изображение полного двоичного одноразрядного сумматора на схемах. Параллельный сумматор в простейшем случае представляет собой n одноразрядных сумматоров, последовательно (от младших разрядов к старшим) соединённых цепями переноса.


Выводы по каждому заданию. 5 Контрольные вопросы Принцип работы дешифратора? Если хотя бы одно из слагаемых aI или bI равно «1», то есть HI=1, то перенос в последующий разряд производится при наличии сигнала переноса из предыдущего разряда. Схема одноразрядного элемента сравнения, построенная на основании этого уравнения, приведена на рисунке 38,б. Функциональная схема, построенная на этих элементах, будет иметь вдвое меньшее число входов. Рис. 3.26. Групповой сумматор с цепным переносом Эта структура сумматора с групповым переносом аналогична структуре сумматора с последовательным переносом, где вместо одноразрядных сумматоров включаются групповые. Поэтому схемы сумматоров с параллельным переносом в интегральном исполнении реализуют обычно для сложения чисел с разрядностью не более четырех бит. Одноразрядные сумматоры практически никогда не использовались, так как почти сразу же были выпущены микросхемы многоразрядных сумматоров.

Структура демультиплексора имеет вид (рис. 25): Рис.25. Структура демультиплексора Демультиплексоры по своей логике работы близки к дешифраторам. Полученный результат (разность) будет представлен в дополнительном коде. Функциональный элемент имеет входы и выходы: его выходной сигнал является функцией входных. Для выполнения операции вычитания, при использовании дополнительного кода, вычитаемое следует перевести в дополнительный код и просуммировать с первым слагаемым. Структура сумматора с параллельным переносом приведена на рис. 3.25. Сигналы переноса формируются специальными логическими схемами ускоренного переноса CR (англ. carry – перенос), вычисляющими соответствующие булевы функции. При U=0 выполняется операция вычитания, а при U=1 — операция суммирования.

Похожие записи: